Description
采样周期和PID模块计划表PID模块是一一个模拟控制功能块的数字补充,所以PID输出公式中的dt采样时间不是模拟控制的无穷小的小值采样时间。多数控制过程可近似为一个带有1或2级延迟的增益,可能为一纯时间延迟。PID模块可把CV输出设置给该过程并使用过程反馈PV来确定误差以调整下次CV输出。某关键过程参数即总的时间常数.此常数为当CV改变时的PV快速响应。正如下文中讨论的设置回路增益,总时间常数Tp+Tc,为CV跃迁时的PV达到最终值的63%时所需时间。PID模块只有在采样时间低于总时间常数半值时方可用于控制过程。
较大的采用周期将使其不稳定。采样周期应不得大于总计时间常数的1/10(或极端情况下的1/5)。举例,如果PV近似为最终值2秒的2/3时,则采样周期应小于0.2秒,极端情况下为0.4秒。另一方面,采样周期也不得太小，如小于总计时间常数的1/1000,或ki*误差*dt的PID积分器将圆整至零。例如,需时10小时或36000秒的慢速过程达到63%时其采样周期应为40秒或稍长些。如其过程不是特别快,通常不必要求使用0采样周期来处理每次PID扫描的PID运算。如果很多PID回路都使用大于扫描时间的采样周期的话.则若许多回路可在同时结柬处理运算时,可以设置较宽的PLC扫描时间变化范围。最简单的解决办法是通过一一个设置为0的位数组进行排列一个或多个位，使电流传至各单个PID模块。
Giddings & Lewis CPU Board 502-03017 50203017
Giddings & Lewis 36k,40k CMOS Board 502-03280-00
Giddings & Lewis 502-02435-00 Adder Logic Board
